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多年以来,2DNAND仍然都是半导体工业光刻(lithography)技术的发展推动力,其印刷尺寸是大于的,而且维持大幅上升。随着2DNAND的尺寸增大到了十几纳米节点(16nm、15nm甚至14nm),每个单元也显得十分小,使得每个单元中仅有少数几个电子,而串扰问题又使得更进一步增大显得十分艰难而且过于经济。
随着2DNAND的问题更加多,业界开始侧重3DNAND。现在,我们于是以亲眼着3DNAND的快速增长,3D位产量正在多达2D位产量。在这篇文章中,我们将细心探究3DNAND技术,并不会对3DNAND和2DNAND的成本展开较为。
3DNAND工艺东芝和三星在3DNAND上的早期开拓性工作带给了两大主要的相互竞争的3DNAND技术。东芝研发了一种叫作BitCostScalable(BiCS)的工艺。BiCS工艺使用了一种再行栅极方法(gate-firstapproach),这是通过交错沉积氧化物(SiO)层和多晶硅(pSi)层构建的。
然后在这个层填充中构成一个地下通道孔,并填满氧化物-氮化物-氧化物(ONO)和pSi。然后沉积光刻胶,通过一个倒数的转印流程,光刻胶修整并转印出有一个阶梯,构成点对点。
最后再行转印出有一个槽并填满氧化物。如图1右图。
图1:BiCS工艺三星则研发了一种TerabitCellArrayTransistor(TCAT)工艺。TCAT是一种后栅极方法(gate-lastapproach),其沉积的是交错的氧化物和氮化物层。
然后构成一个穿越这些层的地下通道并填满ONO和pSi。然后与BiCS工艺类似于构成阶梯。最后,转印一个穿越这些层的槽并除去其中的氮化物,然后沉积氧化铝(AlO)、氮化钛(TiN)和钨(W)又对其展开回蚀(etchback),最后用坞填满这个槽。如图2右图。
图2:TCAT工艺这两种工艺都能获得电荷陷阱存储单元(chargetrapmemorycell)。从前面的辩论和图中可以显现出,这两种工艺的基本有所不同在于BiCS用于了pSi字线的先栅极方法,而TCAT则用于W字线的后栅极方法。长时间以来,业内都有传言说道东芝做到不来有效地的BiCS,而东芝的生产部分基本上就是拷贝的TCAT工艺,尽管东芝还是称作BiCS。
英特尔-美光回头了一条类似于BiCS的路,只不过他们建构的是沉栅极(floatinggates)。资金成本很多人看了下面美光得出的图后都评论说道3DNAND的资金成本比2DNAND低3到5倍。
但这幅图传达的不是这个意思!这幅图想要传达的就是指2DNAND节点切换到3DNAND节点的成本就是指2DNAND节点切换到一个新的2DNAND节点的成本的3到5倍。图3:美光2DNAND到3DNAND的切换成本2DNAND是一种光刻主导的工艺,20nm以下的节点必须多个四重图案步骤。从一个节点移动到下一个节点的推动力主要来自于光刻工具的改良。当升级光刻工具时,一般来说可以用当前的工具以旧换新取得改良后的工具,从而减少切换成本。
而3DNAND则是用于的3D存储堆栈技术所需的专门工具来展开沉积和转印。光刻技术不是3DNAND发展的推动力,在3DNAND工艺流程中最少也只有一个双重图案步骤。但是,其流程中却有多个低交错比转印步骤,其中每个晶片的转印时间高达30至60分钟!为了更进一步探寻它,我们来研究一下2D和3DNAND新建晶圆厂的资金市场需求。
我的公司ICKnowledgeLLC研发了半导体行业中应用于最普遍的成本建模工具。我们的战略成本模型(StrategicCostModel)可以为2D和3DNAND工艺得出详尽的设备配备市场需求。
在较为新建晶圆厂之前,图4得出了基于三星工艺的2D和3DNAND的切换成本。图4:2DNAND和3DNAND的切换成本从图4中我们可以看见,在特定的工艺切换上有类似于图3的3到5倍的切换成本。
但是,如果我们仿真建构一家新建2DNAND晶圆厂的成本与一家新建3DNAND晶圆厂的成本,我们则不会看见几乎有所不同的景象,3D的资金成本甚至比2D的资金成本还略为较低一点!如图5右图。
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